|
|
2019-7-3 09:35:20
![]() |
|
只有小组成员才能发言,加入小组>>
2612 浏览 7 评论
2940 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2380 浏览 9 评论
3485 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2564 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
3159浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
737浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
622浏览 1评论